韩继国的博客
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  3纳米之后的晶体管选择    上一篇  下一篇    
  发布者:韩继国 |  浏览(359) 评论 (0)  | 发布时间:2018-06-11 09:35:28 最后更新时间:2018-06-11 09:52:22  
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越来越复杂和昂贵的技术会一直延续到2030年,但目前还不清楚这个缩放路线图到底能走多远?

尽管芯片成本飙升的趋势有所放缓,业界正在持续寻找一种5至10年以后的新型晶体管,特别是在2nm和1nm这两个节点上。

具体说,产业正在精确定位并缩小晶体管在3nm节点之后的选择范围。根据国际半导体技术发展路线图(ITRS)版本2.0,这两个被称为2.5nm和1.5nm的节点,预计将在2027年和2030年分别出现。另一个组织IMEC的时间表更加咄咄逼人,说2024年左右就会到达2.5nm。

3nm之后会发生什么很难预测。事实上,3nm和超越3nm的事情可能永远不会发生,因为在竞技场上存在着无数的未知和挑战,也许芯片缩放的动力最后会被耗尽一空。

甚至有可能今天的技术和它的未来迭代完全可以提供超过5nm的足够性能。今天领先的晶体管FinFET可能会延伸到5nm或3nm,这取决于怎样定义节点。在4nm或3nm节点,一些正在朝着下一代晶体管技术方向发展的称为全栅场效应晶体管(gate-all-around,以下译为环栅),其中鳍场效应晶体管(FinFET)放置在它的一侧,栅围绕着它的周围。

但也有一个机会,在环栅之后产业还将需要新的和更快的器件。许多人认为,在高性能计算的复兴中,例如人工智能和机器学习,有可能推动这项技术。而自主驾驶,5G,手机和服务器也要求在未来提供更多的动力。所以产业正在研发2.5nm和1.5纳米的多种技术。在这些节点上,产业可能会沿着以下路径走下去:

•     扩展环栅技术或开发更复杂的技术版本,如互补场效应晶体管(CFETs)和垂直纳米线FETs。

•    使用现有的FinFET并用新材料调整它们,创造所谓的负电容场效应晶体管(NC-FET)。

•    将器件集成到一个先进封装中。

图1:下一代晶体管结构 (来源:IMEC /ISS)

还有其他的选择,但要预测谁是赢家还为时过早。“FinFET已经是一个成功的创新。他们至少可以发展一到两代以上。除此之外,我们还可以改变材料-锗或III-V材料沟道,或环栅技术。目前还不清楚谁能最终取代FinFETs,”英特尔的高级工艺与集成技术总监Mark Bohr说。

“无论我们谈论的是负电容FET、环栅或III-V沟道,你必须认识到现代逻辑产品有一套非常苛刻的要求,”Bohr说。“获得高迁移率是很好的主意,但必须具有低泄漏。必须具有低亚阈值电压和低工作电压。所以在今天的CMOS能做的条件下我不知道有任何其他技术真的被证明是赢家。在选择一个真正的赢家之前,我们还有面对许多挑战。”

为什么要缩放?

多年来,增长引擎的动力都是围绕着摩尔定律,它告诉我们晶体管密度每隔18个月就会增加一倍。遵循摩尔定律,芯片制造商每18个月引入一个新的工艺,以降低每只晶体管的成本。

摩尔定律是可行的,但它在演变。在每个节点上,工艺成本和复杂性都在急剧上升,因此现在对于一个完全缩放节点的节奏已经从18个月延长到2.5年或更长。此外,有越来越少的更代工客户可以平移到先进的节点。

并不是所有的人都在向前沿节点移动,28nm以上的需求依然强劲。令人惊奇的是,200mm晶圆厂的需求依然强劲。“2018年我们依旧看好200mm(代工业务)。这是源于各种应用的驱动,特别是在手机领域对RF开关、MCU、嵌入式区域以及显示领域的强劲需求。今天最具挑战性的事情是管理客户,因为现在的需求是巨大的。”联华电子的联合总裁Jason Wang在最近一次电话会议上说。

尽管如此,仍有一些应用需要最新的工艺,如机器学习、服务器和智能手机。

另一个例子,D2S销售基于图形处理器的专业高端系统。该系统用于各种半导体制造应用。“所以,我们总是处于利用可用计算能力的前沿,” D2S的首席执行官Aki Fujimura说,“我可以非常自信地说,我们并没有接近使用更多计算能力来改进半导体制造的方法。我确信高性能计算的每一个应用领域都处于类似的情况。特别是深度学习的爆发,我预测对高性能计算的渴求将会持续上升到7nm及以后。”

还有一些应用需要先进或成熟的工艺,如汽车电子和自动驾驶。“这是两个不同的生态系统。一个是人工智能计算,一个是车辆中的传感器和控制装置,”TEL的技术幕僚Ben Rathsack说。“一些旧节点的需求正在增加。你可以用Nvidia处理器做AI处理,但这是高端应用的驱动。”

同时,Fab设备对今天的器件是现成的。但是对于2.5nm和1.5nm,还存在一定的差距。为了启用这些节点,产业将需要下列新技术:

•   光刻技术。极紫外(EUV)光刻是7nm / 5nm所要求的。然而,超过3nm,可能需要下一代EUV技术,称为高数值孔径(Na)EUV。

•   可选择的工艺。芯片制造商需要更广泛的选择性沉积和蚀刻技术,使供应商能够在精确的位置堆放和移除材料。

•   新的互连方案。芯片中的布线方案过于拥挤,需要新材料在未来使用。

还有一个问题是随着节点演变缺陷变得越来越小、并且越来越难找到。“横向缩放,即更密集的晶体管版图,要求检测更小缺陷,并增加了设计检查和评审的需要。垂直缩放驱动了检测和验证内部缺陷的需要,” KLA-Tencor的营销与应用副总裁Mark Shirey说。

“随着它们越来越复杂我们的问题也越来越难。但这一行业的共性之一是,当你遇到复杂性和难度时,这就是一个机会,”Lam Research的高级副总裁研究员David Hemker说。

在谈到摩尔定律和其他主题时,Hemker补充说:“我们对能够在现有设备上继续沿着摩尔定律做下去感到非常乐观。当想要做3nm或3nm以下时,我们看到有很多选项。”

FinFET的进化


今天,芯片制造商正在逐步增加10nm/7nm的FinFETs。FinFETs电流控制是通过在鳍的三个边上的每一个上实现一个门来实现的。


图2:FinFET与平面器件 (来源:Lam Research)

根据ITRS路线图,7nm后面的节点是5nm,3nm,2.5nm和1.5nm。其实这些节点的时序只是一个目标的移动,节点名称是任意的,并不反映晶体管的规格。

FinFET能持续多久?“我们相信FinFET可以持续到大约5nm的节点。这要看情况,当然这取决于你如何努力调整栅间距。如果你稍微放松一点栅间距,FinFET将会持续更长时间,”IMEC的半导体技术和系统执行副总裁An Steegen说。“我们看到纳米片,细长的纳米线,是一个很好的候选者。”

也有人认为,FinFETs的继承者是下一代称为横向环栅场效应晶体管(gate-all-around)。在大约2020年的4nm或3nm,环栅可以看作是FinFET的一个进化步骤。

环栅场效应晶体管的两种类型是纳米线场效应晶体管(nanowire FET)和纳米片场效应晶体管(nanosheet FET)。在纳米线FET中,微线用于通道。纳米片FET则使用片状材料作为通道。

图3:截面模拟图(a)FinFET,(b)和(c)纳米线,纳米片。(来源:IBM)

环栅提供了更多的控制栅极,可提高性能并减少渗漏。“正是这种改进的栅控方式使您能够继续缩放栅极长度,” Applied Materials的技术方案董事总经理Mike Chudzik说。

利用当今的Fab设备和设计技术开发环栅器件是可能的。例如,芯片制造商仍然可以利用一种被称为设计技术共同优化的技术。

这里的想法是减少每个节点的标准单元布局中的轨道高度和单元大小。标准单元是设计中预先定义的逻辑元件。单元排列在网格中,轨道定义标准单元布局的高度。例如,7nm可能具有6轨道高度单元,器件具有56nm的栅极间距和36nm的金属间距(IMEC的数据)。

那样的话,4nm/3nm的轨道高度为4.5nm-5.5nm,器件具有36nm-42nm的栅间距和21nm-24nm的金属间距。

图4:通过缩放增强器缩放的单元库(来源:IMEC)

根据路线图,横向纳米线/纳米片场效应晶体管可以从4nm/3nm延伸到2nm左右,这意味着该技术可以持续一个或两个节点。

2nm时,行业将面临一些障碍。理论上2nm器件将由3个轨道高度布局组成,但这种方案很难想象,至少现在。

“为了形成一个正常的单元,你至少需要3个轨道,” IMEC项目主任Diederik Verkest说,“这样的结构类型,会变得非常具有挑战性。”

总之,这个行业可能需要一个新的解决方案。但芯片制造商不想从头开始,相反,他们更愿意采用现有的工作和制造技术,并发展它们。

图5:IMEC的晶体管路线图

IMEC提出了两种选择:CFETs和垂直纳米线。在2.5nm和以后,CFET是一种更复杂的环栅器件版本。传统的环栅FETs在彼此顶部堆叠多个P型线。而在每个单独的器件中,晶体管彼此堆叠N型导线。

在CFETs,想法是彼此之间堆叠nFET和pFET线。CFET可以将一个nFET堆叠在pFET布线上,或者在两个pFET布线的顶部堆叠两个nFETs。

由于CFET堆叠N和P型器件在彼此之间,晶体管提供了某些优点。 “主要的优点是面积。面积缩放给你带来了一些功率和性能上的好处,” Verkest说。“在静电控制方面,CFET将与普通纳米线相同。他们都是环栅结构。”

其他的好处还不太清楚。CFETs将使得面积缩放提升,但它们的晶体管规格与传统的环栅器件差不多。

CFET在FAB中更难制造,并且可能需要更高的结构。这反过来意味着可能产生更高的电容。

另一种解决方案是垂直纳米线FET(VFET)。横向环栅FET水平地堆积导线。相反,VFETs垂直地堆叠导线。源极、栅极和漏极彼此堆叠在一起。这就意味着面积增加了。

图6:横向纳米线FET与垂直纳米线FET(来源:IMEC)

VFETs有一些缺点。对缩放SRAM来讲VFET是一种有效的器件,但它不是一个可以缩放逻辑单元的器件。

VFETs也很难在FAB中制造,但是该技术已经在实验室中展示,IEDM,IMEC,LAMResearch和KU Leuven提出了一个关于垂直纳米片和III-V材料的VFET论文。在工艺上,利用电子束光刻形成图形。根据该论文,蚀刻表面形成直径从25nm到75nm的垂直纳米线,以及从1到100纳米线阵列。

什么是NC-FETs?


还有一些其他的选择。2008年普渡大学的研究人员提出了所谓负电容场效应晶体管或NC场效应晶体管的概念。

针对3nm和更高的目标,NC-FET不是一种新的器件。相反,NC-FET采用具有高氧化锌/金属栅堆叠的基于氧化铪的现有晶体管。然后,用铁电特性修改栅极堆叠,产生一个远低于60mV/decade极限的陡峭的亚阈值斜率器件。

图7:负电容场效应晶体管(来源:Peter Grünberg半导体纳米研究所)

平面器件、FinFET甚至环栅都可以用铁电性能进行修改,只要它结合了铪氧化物。 “本质上,铁电体就像一个电压放大器。你给它加一个电压,由于相互作用的方式电压被放大。这就是为什么你可以得到这种增强的亚阈值斜率,“Applied的chudzik说。

图8:NC-FET示意图(来源:SRC,内布拉斯加-林肯大学)

NC-FET和隧道场效应晶体管(TFETs)属于同一范畴,一种未来的陡峭亚阈值晶体管候选电路。然而,与NC-FET不同,TFETs需要一种全新的结构。

NC-FET与一种被称为铁电FET(FeFET)的技术相关。NC-FET和FeFETs都利用铪中的铁电性质。

FeFET和NC场效应管是不同的。“最重要的区别NC-FET是逻辑的,FeFET是用于存储器的。原则上,NC-FET是不具有非易失性存储器的逻辑器件。另一个是FeFET,是一个非易失性的存储器件,”Stefan Müller说,铁电存储器公司(FMC)的首席执行官,一个正在开发FeFETs的公司。

在这两种情况下,铁电材料被夹在两种其他材料之间,并通过沉积沉积到铪基栅堆叠中。“在FeFETs,希望将这种缓冲区保持在尽可能薄的铁电体和硅块体材料之间。这与数据保持有关。缓冲层越薄,数据保持性越好,” Müller说。“NC-FET是不同的,NC-FET晶体管没有数据保持。这意味着对铁电体和硅体之间的缓冲层的要求是不同的。”

举个例子,格罗方德最近提交了一篇关于14nm的FinFET论文,其中包括在栅极堆栈掺杂铪铁电层。格罗方德称之为14nm铁电FinFET。它可以归类为负电容FinFET或NC-FET。

在14nm的FinFET中,测试厚度为3nm、5nm和8nm的铁电层。他们也测试了1.5nm掺杂层。“我们发现,一个8nm厚的薄膜仍能产生功能性器件,”该公司的技术人员Zoran Krivokapic说。“铁电器件显示出改善的亚阈值斜率低至5MV/decade,它首次表明,铁电器件的环形振荡器可以在与常规电介质相似的频率下工作,而改进的亚阈值斜率降低了其有源功率。”

NC-FET尽管面临一些挑战,“既有很多的承诺和兴趣,但也有很多悬而未决的问题。因为栅,你只有这么大的体积,要把铁电材料放进去。铁电体很厚,有50到80埃。这将接近一个现代FinFET的间隙,”Applied的chudzik说。“这个行业已经走进7nm,所以他们需要扩大材料选择-这个材料仍然可能就是铁电体。可靠性是一个挑战,由于一些寄生现象可能会有一些独特的器件设计约束。”

其他的解决方案

IC制造商也在寻找芯片级的替代方案。一种想法是将多个器件置于先进封装中,这可以以较低的成本提供与缩放器件相同的功能。

有些人称这种为混合缩放或异构集成。“我不认为人们会说,‘现在我们将停止器件缩放,我们将切换到混合缩放,’”IMEC的Steegen说。“想想今天的封装形式,我们堆叠不同的芯片在同一个封装中,你也可以认为这已经是一种形式的混合缩放。你可以说它已经开始,但我们可以继续在这条路上走下去吗?”

下一步呢?超越1.5nm后的路线图是朦胧的。在IMEC路线图,有几个未来的技术,如TFETs和自旋波器件。3D纳米结构、3D NAND的逻辑版本,也是一种可能。

这些未来的器件将需要新的设备和材料,更不用说资金了。

显然,超过5nm的问题多于答案。也许,环栅是答案,或研究人员偶然发现了一个新的技术。当然,今天的技术可能会持续更长时间,这就需要这些新型的晶体管。(2018/5/3)

(文章译自SEMICONDUCTOR ENGINEERING,By Mark LaPedus)

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